基于测试配置片上变换的FPGA并行测试方法研究

项目名称： 基于测试配置片上变换的FPGA并行测试方法研究

项目编号： No.61204045

项目类型： 青年科学基金项目

立项/批准年度： 2013

项目学科： 信息四处

项目作者： 王飞

作者单位： 中国科学院电子学研究所

项目金额： 28万元

中文摘要： 为获得大容量和高性能，FPGA一般采用较高的版图密度和较大的芯片面积，导致其易受制造缺陷影响，FPGA的测试问题一直广为关注。由于FPGA测试配置下载时间占测试总时间的95%以上，所以减少测试配置时间是降低FPGA测试成本的关键。本申请提出一种FPGA并行测试方法，利用测试配置之间的相关性来减少配置下载次数、提高测试并行度，以降低FPGA的测试开销。主要研究内容为：1）增强测试配置相关性的可测试性设计方法，为实现片内测试配置变换奠定基础；2）基于反馈网络的测试配置片内变换方法。在片内将一种测试配置变换为尽可能多的其他配置，以减少配置下载次数。3）面向测试配置变换的测试激励生成方法。以流水的方式并行完成测试配置变换和测试激励施加，来提高测试并行度。期望通过上述探索研究，形成一种基于测试配置片内变换的FPGA并行测试方法，为提高FPGA测试效率提供可行的解决方案。

中文关键词： FPGA测试；可测试性设计；测试配置变换；反馈网络；测试激励生产

英文摘要： To achieve high performance and capacity, FPGA is susceptible to manufacture defects due to large die size and high layout density. FPGA testing issues get a lot of attention recently. Since over 95% testing time is spent on downloading test configurations, shorten configuration time plays an important role in test cost reduction. In this proposal, we propose a Parallel Testing Method (PTM) of FPGA. With taking advantages of FPGA test configurations' correlation, PTM reduces download times of configurations, and improves testing parallelism. The main contribution of the proposal includes: 1) A DFT structure is proposed to enhance correlations of test configurations, and to decrease the design complexity of Transformer of Test Configurations (TTC). 2) An on chip TTC is proposed to reduce download times of configuration. By using feedback networks, TTC makes as much as possible transformations from one test configuration to others. 3) A testing stimuli generation method is proposed to improve testing parallelism by pipelining test configurations transformation and test stimuli application. By researching on PTM, we hope it can provide an efficient solution on FPGA testing.

英文关键词： FPGA testing；Design-For-Testability；Transformer of Testing Configurations；feedback networks；testing stimuli generation